Memory BIST技术解析与Tessent实战应用

1. Memory BIST技术全景解析

当芯片制程演进到28nm以下节点时，嵌入式存储器的面积占比已超过50%。我曾参与的一个AI加速芯片项目中，仅SRAM阵列就占据了63%的die area。传统ATE测试面临三大致命伤：测试时间随容量线性增长、无法捕捉动态缺陷、修复流程需要多次流片。这正是Memory BIST技术成为DFT工程师必备技能的根本原因。

Tessent MemoryBIST解决方案通过独特的层级化架构，将测试逻辑分布在memory周围形成"测试护城河"。其核心价值在于：

• 测试算法硬件化：March C+等算法固化在BIST控制器中，测试速度可达GHz级别
• 自修复闭环：BISR（Built-in Self-Repair）模块通过冗余列替换坏单元，良率提升可达30%
• 动态监测：支持in-field testing，可捕捉NBTI等老化效应导致的间歇性故障

2. 完整实现流程拆解

2.1 前期准备阶段

在启动MemoryBIST插入前，需要完成三项关键准备工作：

Memory特性表（Memory Characterization Table）

tcl复制# 示例：定义28nm SRAM实例
set_memory_instance sram_128x32 -type sram \
    -width 32 \
    -depth 128 \
    -repair_columns 2 \
    -clock clk \
    -algorithm MarchSS

设计规则检查（DRC）
常见违反项包括：

1. 存储器供电网络未独立（违反MBIST-3规则）
2. 缺少测试模式隔离（违反MBIST-7规则）
3. 异步复位信号未同步（违反MBIST-11规则）

经验：使用Tessent Shell的check_mbist_design命令时，建议先处理ERROR级问题，WARNING可能影响测试覆盖率但不会导致插入失败。

2.2 控制器插入与配置

层级化BIST架构选择

• 分布式：每个memory独立控制器，面积开销大但测试并行度高
• 共享式：多个memory共享控制器，需考虑总线仲裁策略

关键参数配置

tcl复制create_mb