1. GTX收发器网表封装方案解析
在视频处理领域，SDI信号传输一直是专业级视频设备的核心需求。传统方案需要依赖外置串化/解串芯片，不仅增加BOM成本，还面临信号完整性和PCB布局的挑战。Xilinx FPGA内置的GTX收发器提供了一种高度集成的解决方案，通过将GTX IP核与SDI处理逻辑封装为网表，实现了"单芯片搞定一切"的设计理念。
这个封装方案的精妙之处在于：
- 将GTX复杂的配置参数（如线速率、预加重、均衡等）全部固化在网表内部
- 对外暴露简洁明了的用户接口（时钟、数据、状态信号）
- 内置SDI特有的时钟恢复和数据对齐逻辑
- 保留关键信号的调试接口（如ILA核连接点）
注意：网表封装虽然方便，但意味着内部参数修改需要重新生成整个IP核。建议在项目初期就确定好视频格式（如3G-SDI的2.97Gbps速率），避免后期反复调整。
2. 接口设计与信号说明
2.1 模块级接口定义
封装后的模块采用标准的Verilog模块定义，主要信号可分为三类：
verilog复制module sdi_gtx_wrapper (
// 时钟输入
input wire gtx_clk_p, // 差分时钟输入P端
input wire gtx_clk_n, // 差分时钟输入N端
// 接收侧信号
output wire rx_locked, // 接收时钟锁定指示
output wire [19:0] rx_data, // 20bit并行视频数据
output wire rx_sync, // 数据对齐完成标志
// 发送侧信号
input wire [19:0] tx_data, // 待发送的20bit并行数据
output wire tx_ready // 发送缓冲区就绪
);
关键信号说明：
- gtx_clk_p/n：必须提供148.5MHz或148.35MHz的差分时钟（对应1080p60的3G-SDI速率）
- rx_locked：该信号拉高表示GTX已成功恢复出SDI的串行时钟
- rx_data：按Y/C分量的10bit+10bit格式输出（符合SMPTE ST 292/424标准）
- tx_ready：发送端FIFO非满标志，必须在该信号有效时才写入数据
2.2 接收状态机设计
SDI信号锁定过程需要约200ms的稳定时间，必须设计专门的状态机处理：
verilog复制localparam IDLE = 2'b00;
localparam SYNC = 2'b01;
localparam ACTIVE = 2'b10;
reg [1:0] state;
always @(posedge rx_recovered_clk) begin
case(state)
IDLE: begin
if(rx_locked) state <= SYNC;
video_valid <= 1'b0;
end
SYNC: begin
if(!rx_locked)
state <= IDLE;
else if(detect_SAV) begin
state <= ACTIVE;
video_valid <= 1'b1;
end
end
ACTIVE: begin
if(!rx_locked || detect_EAV)
state <= IDLE;
end
endcase
end
状态机设计要点：
- 必须使用GTX恢复的rx_recovered_clk驱动
- SAV/EAV检测需要匹配SDI标准中的3FF/000特殊码字
- video_valid信号用于指示有效视频数据周期
3. 关键实现细节
3.1 时钟域处理方案
GTX收发器涉及三个关键时钟域：
- 板级差分时钟（gtx_clk_p/n）
- 恢复的接收时钟（rx_recovered_clk）
- 用户逻辑时钟（video_processing_clk）
跨时钟域处理建议：
- 接收侧：先用rx_recovered_clk抓取数据，再通过异步FIFO转到video_processing_clk
- 发送侧：在video_processing_clk域准备数据，用tx_ready作为写使通控制FIFO输出
实测发现：直接跨时钟域传递rx_data会导致随机出现的数据错位，表现为视频画面出现彩色条纹。
3.2 数据格式转换
SDI的20bit并行数据遵循以下格式：
code复制[19:10] - C分量（色度）
[9:0] - Y分量（亮度）
典型处理流程：
verilog复制// 接收侧解包
wire [9:0] Y_data = rx_data[9:0];
wire [9:0] C_data = rx_data[19:10];
// 发送侧打包
assign tx_data = {processed_C, processed_Y};
3.3 调试接口实现
建议在封装时预留ILA调试核：
verilog复制ila_0 debug_inst (
.clk(gtx_clk),
.probe0(rx_data), // 监控接收数据
.probe1(rx_locked), // 锁定状态
.probe2(state), // 状态机当前状态
.probe3(tx_ready) // 发送就绪
);
调试技巧：
- 触发条件设为rx_locked上升沿，捕获初始化过程
- 添加SAV/EAV识别器作为触发条件
- 测量rx_locked拉高到第一个SAV出现的时间间隔（应≈200ms）
4. 性能优化与实测数据
4.1 时序约束关键点
必须在XDC文件中添加以下约束：
tcl复制# GTX时钟约束
create_clock -name gtx_clk -period 6.734ns [get_ports gtx_clk_p]
# 接收数据约束
set_input_delay -clock [get_clocks gtx_clk] -max 2.5 [get_ports rx_data*]
set_input_delay -clock [get_clocks gtx_clk] -min 1.0 [get_ports rx_data*]
# 发送数据约束
set_output_delay -clock [get_clocks gtx_clk] -max 3.0 [get_ports tx_data*]
4.2 实测性能指标
在KCU105开发板上的测试结果：
| 测试项目 | 指标值 |
|---|---|
| 锁定时间 | 182ms±15ms |
| 误码率 | <1e-12 |
| 时钟抖动 | 0.28UI |
| 最大连续工作时间 | 72小时无丢帧 |
| 功耗 | 1.2W@3Gbps |
4.3 PCB设计建议
- 差分对走线严格等长（±5mil）
- 参考平面完整，避免跨分割
- GTX电源滤波采用10μF+0.1μF组合
- 连接器选用阻抗匹配的HD-BNC类型
5. 常见问题排查指南
5.1 典型故障现象及对策
| 现象描述 | 可能原因 | 解决方案 |
|---|---|---|
| rx_locked始终为低 | 输入时钟丢失/电平不匹配 | 检查时钟源和AC耦合电容 |
| 画面出现随机噪点 | 跨时钟域处理不当 | 添加异步FIFO或双缓冲 |
| 发送端间歇性丢帧 | tx_ready未正确使用 | 添加发送FIFO并监控空满状态 |
| 高温环境下锁定不稳定 | 电源噪声过大 | 加强电源滤波，优化散热设计 |
5.2 眼图测试要点
使用示波器进行眼图测试时：
- 选择SDI专用测试模板（SMPTE RP 184）
- 测量幅度应在800mV±10%
- 上升/下降时间控制在0.3-1.5ns之间
- 抖动分量需满足：
- 总体抖动<0.3UI
- 确定性抖动<0.15UI
6. 扩展应用案例
6.1 四路SDI切换器实现
基于该封装方案的四路切换器设计：
verilog复制module sdi_switch(
input [3:0] select,
output [19:0] video_out
);
wire [19:0] rx_data [0:3];
genvar i;
generate
for(i=0; i<4; i=i+1) begin
sdi_gtx_wrapper gtx_inst (
.gtx_clk_p(sdi_clk_p[i]),
.gtx_clk_n(sdi_clk_n[i]),
.rx_data(rx_data[i]),
/* 其他信号连接 */
);
end
endgenerate
assign video_out = rx_data[select];
endmodule
6.2 医疗内窥镜应用
在医疗视频传输中的特殊处理：
- 添加CRC校验模块检测数据完整性
- 实现热插拔检测电路
- 采用低抖动时钟发生器（如SI5345）
- 电磁兼容设计：
- 屏蔽壳接地
- 差分对加共模扼流圈
- 电源隔离设计
这个GTX网表封装方案经过多个项目验证，从广电设备到医疗影像系统都表现出色。有个小技巧分享：在Vivado工程中把封装好的网表设为"OOC Synthesized"，可以大幅缩短综合时间。