1. 项目概述
在嵌入式系统和数字信号处理领域，模数转换器（ADC）是将模拟信号转换为数字信号的关键组件。ADC128S102作为一款八通道12位逐次逼近型ADC，因其优异的性能和灵活的接口设计，被广泛应用于工业控制、医疗设备和测试测量等领域。本文将详细介绍如何使用Xilinx ISE 14.7开发环境和VHDL硬件描述语言，在FPGA上实现对ADC128S102的完整控制方案。
这个项目的主要目标是构建一个可靠的ADC控制器，能够：
- 通过SPI接口与ADC128S102通信
- 实现八通道的轮询采样
- 完成12位精度的数据采集
- 提供稳定的时序控制
- 支持仿真验证和实际上板测试
2. ADC128S102芯片详解
2.1 芯片特性与工作原理
ADC128S102采用逐次逼近型（SAR）架构，具有以下核心特性：
- 12位分辨率
- 8个单端输入通道
- 50kSPS至1MSPS的可编程采样率
- 2.7V至5.25V宽电压工作范围
- 低功耗设计（1.5mW@5V, 1MSPS）
- SPI兼容的3线串行接口
芯片内部包含采样保持电路、比较器、SAR逻辑和内部参考电压源。转换过程开始后，内部DAC会生成一个中间电压与输入信号比较，通过二分搜索法逐步逼近输入电压值，最终输出对应的数字码。
2.2 引脚功能与接口时序
ADC128S102采用16引脚TSSOP封装，关键引脚包括：
- VCC/GND：电源和地
- IN0-IN7：8个模拟输入通道
- CS：片选信号（低电平有效）
- SCLK：串行时钟输入
- DIN：串行数据输入（用于通道选择）
- DOUT：串行数据输出
工作时序要点：
- CS拉低启动转换周期
- 在SCLK上升沿通过DIN输入3位通道选择码
- 在接下来的12个SCLK周期通过DOUT输出转换结果
- CS拉高结束当前转换
3. FPGA控制器设计
3.1 系统架构设计
控制器采用状态机架构，主要包含以下功能模块：
- 时钟分频模块：生成适合ADC的SCLK频率
- 通道选择逻辑：实现8通道轮询
- SPI接口状态机：控制转换时序
- 数据寄存器：缓存转换结果
- 输出缓冲：同步输出12位数据
3.2 VHDL实体定义
vhdl复制library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;
entity adc128s102_controller is
Generic (
CLK_DIV : integer := 4; -- 时钟分频系数
CH_SEL_WIDTH : integer := 3 -- 通道选择位宽
);
Port (
clk : in STD_LOGIC; -- 系统时钟(50MHz)
rst : in STD_LOGIC; -- 异步复位
adc_cs : out STD_LOGIC; -- ADC片选
adc_sclk : out STD_LOGIC; -- ADC串行时钟
adc_din : out STD_LOGIC; -- ADC数据输入(通道选择)
adc_dout : in STD_LOGIC; -- ADC数据输出
adc_data : out STD_LOGIC_VECTOR(11 downto 0); -- 转换结果
adc_ch : out STD_LOGIC_VECTOR(2 downto 0) -- 当前通道指示
);
end adc128s102_controller;
3.3 详细架构实现
vhdl复制architecture Behavioral of adc128s102_controller is
type state_type is (IDLE, CH_SEL, CONV_START, DATA_READ, DATA_OUT);
signal state : state_type := IDLE;
signal clk_div : integer range 0 to CLK_DIV-1 := 0;
signal sclk_int : STD_LOGIC := '0';
signal bit_cnt : integer range 0 to 15 := 0;
signal data_reg : STD_LOGIC_VECTOR(11 downto 0) := (others => '0');
signal ch_sel : unsigned(CH_SEL_WIDTH-1 downto 0) := (others => '0');
begin
-- 时钟分频进程
process(clk, rst)
begin
if rst = '1' then
clk_div <= 0;
sclk_int <= '0';
elsif rising_edge(clk) then
if clk_div = CLK_DIV-1 then
clk_div <= 0;
sclk_int <= not sclk_int;
else
clk_div <= clk_div + 1;
end if;
end if;
end process;
-- 主状态机进程
process(sclk_int, rst)
begin
if rst = '1' then
state <= IDLE;
adc_cs <= '1';
adc_sclk <= '0';
adc_din <= '0';
bit_cnt <= 0;
data_reg <= (others => '0');
ch_sel <= (others => '0');
elsif rising_edge(sclk_int) then
case state is
when IDLE =>
adc_cs <= '0';
state <= CH_SEL;
bit_cnt <= CH_SEL_WIDTH-1;
when CH_SEL =>
adc_sclk <= '1';
adc_din <= std_logic(ch_sel(bit_cnt));
state <= CONV_START;
when CONV_START =>
adc_sclk <= '0';
if bit_cnt > 0 then
bit_cnt <= bit_cnt - 1;
state <= CH_SEL;
else
bit_cnt <= 11;
state <= DATA_READ;
end if;
when DATA_READ =>
adc_sclk <= '1';
state <= DATA_OUT;
when DATA_OUT =>
adc_sclk <= '0';
data_reg(bit_cnt) <= adc_dout;
if bit_cnt > 0 then
bit_cnt <= bit_cnt - 1;
state <= DATA_READ;
else
adc_cs <= '1';
ch_sel <= ch_sel + 1;
state <= IDLE;
end if;
end case;
end if;
end process;
adc_sclk <= sclk_int;
adc_data <= data_reg;
adc_ch <= std_logic_vector(ch_sel);
end Behavioral;
3.4 关键设计要点
-
时钟分频：系统时钟通过分频产生适合ADC的SCLK频率，分频系数CLK_DIV可根据实际需求调整。
-
通道轮询：使用3位计数器ch_sel实现8通道自动轮询，每个转换周期结束后自动切换到下一通道。
-
精确时序控制：状态机严格遵循ADC的时序要求：
- CS拉低后先发送3位通道选择码
- 然后进行12位数据读取
- 每个数据位在SCLK上升沿输出，下降沿采样
-
数据对齐：转换结果按从高位到低位(MSB first)的顺序存储到data_reg寄存器。
4. 仿真验证
4.1 测试平台设计
vhdl复制library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;
entity tb_adc128s102 is
end tb_adc128s102;
architecture Behavioral of tb_adc128s102 is
component adc128s102_controller
Port (
clk : in STD_LOGIC;
rst : in STD_LOGIC;
adc_cs : out STD_LOGIC;
adc_sclk : out STD_LOGIC;
adc_din : out STD_LOGIC;
adc_dout : in STD_LOGIC;
adc_data : out STD_LOGIC_VECTOR(11 downto 0);
adc_ch : out STD_LOGIC_VECTOR(2 downto 0)
);
end component;
signal clk : STD_LOGIC := '0';
signal rst : STD_LOGIC := '1';
signal adc_cs : STD_LOGIC;
signal adc_sclk : STD_LOGIC;
signal adc_din : STD_LOGIC;
signal adc_dout : STD_LOGIC := '0';
signal adc_data : STD_LOGIC_VECTOR(11 downto 0);
signal adc_ch : STD_LOGIC_VECTOR(2 downto 0);
constant CLK_PERIOD : time := 20 ns; -- 50MHz时钟
constant TEST_DATA : STD_LOGIC_VECTOR(11 downto 0) := "101010101010";
begin
uut: adc128s102_controller
Port map (
clk => clk,
rst => rst,
adc_cs => adc_cs,
adc_sclk => adc_sclk,
adc_din => adc_din,
adc_dout => adc_dout,
adc_data => adc_data,
adc_ch => adc_ch
);
-- 时钟生成
clk_process: process
begin
clk <= '0';
wait for CLK_PERIOD/2;
clk <= '1';
wait for CLK_PERIOD/2;
end process;
-- 测试激励
stim_proc: process
begin
-- 初始复位
rst <= '1';
wait for 100 ns;
rst <= '0';
-- 模拟ADC输出数据
wait until adc_cs = '0';
for i in 0 to 7 loop -- 测试8个通道
-- 等待通道选择阶段结束
wait until adc_sclk = '1' and adc_cs = '0';
wait until adc_sclk = '0';
-- 在数据读取阶段输出测试数据
for j in 11 downto 0 loop
wait until adc_sclk = '1';
adc_dout <= TEST_DATA(j);
wait until adc_sclk = '0';
end loop;
-- 检查输出数据是否正确
wait until adc_cs = '1';
assert adc_data = TEST_DATA
report "Data mismatch on channel " & integer'image(i)
severity error;
wait for 200 ns;
end loop;
wait;
end process;
end Behavioral;
4.2 仿真结果分析
仿真应验证以下关键点：
- 复位后控制器能正确初始化
- CS信号能正确控制转换周期
- 通道选择码能正确发送
- 12位数据能准确采样
- 8个通道能自动轮询
- 输出数据与模拟输入一致
注意：实际应用中，建议增加对ADC准备信号(如BUSY)的检测，而不仅依赖固定时序。
5. 上板实现与调试
5.1 硬件连接
FPGA与ADC128S102的典型连接方式：
- FPGA普通IO连接ADC的CS、SCLK、DIN
- FPGA普通IO连接ADC的DOUT
- ADC模拟输入根据需要连接信号源
- 共地连接非常重要
- 电源引脚添加适当去耦电容(0.1μF陶瓷电容靠近ADC电源引脚)
5.2 引脚约束文件示例
ucf复制NET "clk" LOC = "P126" | IOSTANDARD = LVCMOS33;
NET "rst" LOC = "P35" | IOSTANDARD = LVCMOS33 | PULLUP;
NET "adc_cs" LOC = "P58" | IOSTANDARD = LVCMOS33 | DRIVE = 8 | SLEW = SLOW;
NET "adc_sclk" LOC = "P59" | IOSTANDARD = LVCMOS33 | DRIVE = 8 | SLEW = SLOW;
NET "adc_din" LOC = "P60" | IOSTANDARD = LVCMOS33 | DRIVE = 8 | SLEW = SLOW;
NET "adc_dout" LOC = "P61" | IOSTANDARD = LVCMOS33 | PULLUP;
NET "adc_data[0]" LOC = "P70" | IOSTANDARD = LVCMOS33;
...
NET "adc_data[11]" LOC = "P81" | IOSTANDARD = LVCMOS33;
NET "adc_ch[0]" LOC = "P82" | IOSTANDARD = LVCMOS33;
...
NET "adc_ch[2]" LOC = "P84" | IOSTANDARD = LVCMOS33;
5.3 常见问题排查
-
无数据输出
- 检查电源和地连接
- 用示波器观察CS和SCLK信号
- 确认复位信号已释放
-
数据错误
- 检查时序是否符合ADC规格书要求
- 确认采样时钟边沿正确
- 检查信号完整性（过冲、振铃）
-
通道切换异常
- 验证通道选择码生成逻辑
- 检查DIN信号连接
- 确认状态机转换正确
-
噪声问题
- 增加电源去耦
- 缩短模拟信号走线
- 考虑使用差分输入（如有）
6. 性能优化建议
-
提高采样率
- 优化状态机减少空闲周期
- 适当提高SCLK频率
- 使用FPGA的专用IO资源
-
降低功耗
- 动态调整采样率
- 空闲时关闭ADC电源
- 使用低电压供电（如3.3V）
-
增强可靠性
- 添加CRC校验
- 实现超时检测机制
- 增加模拟前端保护电路
-
扩展功能
- 添加DMA传输支持
- 实现多片ADC级联
- 支持可编程增益控制
在实际项目中，我通常会先验证基本功能，然后逐步添加这些优化特性。特别是在高精度应用中，电源噪声和信号完整性对ADC性能影响很大，需要特别关注模拟部分的设计。