1. 16位乘法器部分积求和设计概述
在数字电路设计中，乘法器是运算单元的核心部件之一。16位乘法器的实现通常分为三个主要阶段：部分积生成（通过Booth编码）、部分积压缩和最终加法。本文重点讨论部分积求和环节的设计实现，这是乘法器性能优化的关键所在。
部分积求和的核心任务是将多个部分积高效地压缩为两个操作数，以便最后通过一个快速加法器得到乘积结果。对于16位乘法器，采用基4 Booth编码后会生成9个部分积，如何高效地将这9个部分积压缩求和是设计难点。本文采用的方案是4次3-2压缩（即全加器级联）加一次全加计算的结构，这种方案在面积和时序上取得了较好的平衡。
2. 部分积压缩的基本原理
2.1 3-2压缩器的工作原理
3-2压缩器本质上就是一个全加器，它接收三个相同权重的输入位（A、B、C），输出一个和位（Sum）和一个进位位（Carry）。其真值表如下：
| A | B | C | Sum | Carry |
|---|---|---|---|---|
| 0 | 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 1 | 0 |
| 0 | 1 | 0 | 1 | 0 |
| 0 | 1 | 1 | 0 | 1 |
| 1 | 0 | 0 | 1 | 0 |
| 1 | 0 | 1 | 0 | 1 |
| 1 | 1 | 0 | 0 | 1 |
| 1 | 1 | 1 | 1 | 1 |
在部分积压缩过程中，每个3-2压缩器可以将三个部分积的某一位压缩为两个输出，从而减少操作数的数量。经过多级3-2压缩后，最终将9个部分积压缩为2个操作数。
2.2 符号位扩展处理
在部分积压缩过程中，符号位的正确处理至关重要。对于有符号乘法，部分积需要进行符号位扩展以确保计算的正确性。图中红色圆点代表原始操作数，蓝色圆点代表3-2压缩后的结果，绿色圆点则是直接传递下来的未计算位。
注意：符号位扩展不当会导致计算结果出现严重错误，特别是在处理负数补码时。建议在RTL设计时添加专门的符号位处理逻辑，并在验证阶段重点检查。
3. 16位乘法器的压缩方案实现
3.1 4级3-2压缩结构设计
本文提出的压缩方案采用4级3-2压缩加一级全加器的结构：
- 第一级压缩：将9个部分积压缩为6个
- 第二级压缩：将6个部分积压缩为4个
- 第三级压缩：将4个部分积压缩为3个
- 第四级压缩：将3个部分积压缩为2个
- 最终加法：将最后2个操作数相加得到乘积
这种结构的优势在于：
- 每级压缩的延迟相对均衡
- 易于流水线设计
- 面积开销适中
- 适合16位乘法器的位宽特点
3.2 压缩网络的具体布局
压缩网络的布局需要考虑信号传播路径的平衡，避免出现关键路径过长的情况。以下是各级压缩的具体实现要点：
- 第一级压缩：选择权重相同的三个部分积位进行压缩，优先压缩高位以减少后续压缩的负担
- 中间级压缩：注意保持压缩的对称性，避免某一路径压缩过多导致时序不平衡
- 最后一级压缩：确保两个最终操作数的位宽正确对齐，为最后的加法做好准备
在实际布局时，可以采用Wallace树或Dadda树的结构来优化压缩网络。对于16位乘法器，Dadda树通常能提供更好的面积-延时平衡。
4. 关键设计难点与解决方案
4.1 符号位的正确处理
符号位处理是有符号乘法器设计中最容易出错的环节，主要挑战包括：
-
补码转换：当被乘数为负数时，需要将补码转换为原码进行计算。直接采用"取反+1"的方法会引入额外的延迟，可以采用以下优化方案：
- 提前计算"取反"结果
- 将"+1"操作合并到部分积生成阶段
- 使用专门的符号处理单元并行处理
-
符号扩展：部分积的符号位需要正确扩展，特别是在压缩过程中要确保符号信息不丢失。建议：
- 为符号位设计独立的扩展逻辑
- 在验证时重点检查边界情况（如最小负数相乘）
4.2 S和E值的正确生成
在Booth编码的部分积中，S（符号位）和E（扩展位）的正确生成直接影响计算结果的准确性：
-
S值的生成：需要根据Booth编码的选择信号和原始操作数的符号位共同决定。常见错误包括：
- 忽略Booth编码的符号调整
- 错误处理部分积之间的符号关系
-
E值的处理：扩展位E用于保证部分积的正确对齐，其值需要根据编码情况和部分积位置确定。建议：
- 为每个部分积设计独立的E值生成逻辑
- 在RTL代码中添加详细的注释说明E值的来源
4.3 时序优化技巧
为了提高乘法器的工作频率，可以采用以下时序优化方法：
- 关键路径平衡：分析压缩网络中的关键路径，通过调整压缩顺序平衡各级延迟
- 流水线设计：在压缩网络中加入流水线寄存器，将长组合逻辑拆分为多个周期
- 进位保留：在中间结果中保留进位信息，减少最终加法的负担
- 逻辑重组：对布尔表达式进行优化，减少关键路径上的逻辑级数
5. 验证策略与常见问题
5.1 验证方法建议
完整的乘法器验证应该包括以下方面：
-
功能验证：
- 随机测试：生成大量随机输入组合验证基本功能
- 边界测试：重点测试最小负数、最大正数等边界情况
- 特殊模式：如0×0、0×MAX、MIN×MIN等特殊组合
-
时序验证：
- 建立/保持时间检查
- 关键路径分析
- 不同工艺角下的时序验证
-
形式验证：
- 等价性检查（RTL vs Gate-level）
- 属性验证（如溢出检查）
5.2 常见问题排查
在实际项目中，我们遇到过以下典型问题及解决方案：
| 问题现象 | 可能原因 | 解决方案 |
|---|---|---|
| 高位结果错误 | 符号位处理不当 | 检查符号扩展逻辑和补码转换 |
| 特定模式错误 | Booth编码错误 | 验证编码表的正确性 |
| 时序违例 | 压缩网络不平衡 | 重新平衡压缩结构，优化关键路径 |
| 功耗过高 | 信号切换频繁 | 优化编码方式，减少冗余切换 |
经验分享：在验证时，不要只测试简单的数据组合。我们曾经遇到过一个设计，在测试普通数据时完全正常，但在特定边界条件下（如-32768×-32768）会出现错误。这是因为符号位处理逻辑没有考虑到这种极端情况。
6. 性能优化与面积权衡
6.1 压缩方案的选择比较
对于16位乘法器，常见的部分积压缩方案有以下几种：
-
全3-2压缩方案：
- 优点：结构规则，易于实现
- 缺点：压缩级数较多，延迟较大
-
4-2压缩器混合方案：
- 优点：可以减少压缩级数
- 缺点：4-2压缩器实现较复杂
-
本文的4级3-2压缩方案：
- 在面积和速度间取得平衡
- 适合中等性能要求的应用
选择方案时需要根据具体应用场景考虑：
- 高性能应用：可采用更激进的压缩方案，如混合使用4-2压缩器
- 低功耗应用：可选择更简单的压缩结构，牺牲一些速度换取面积和功耗优势
6.2 位宽扩展考虑
如果需要支持不同位宽的乘法运算，压缩网络的设计还需要考虑：
- 可配置性：设计参数化的压缩网络，支持不同数量的部分积
- 资源共享：在支持多种位宽时，考虑压缩单元的复用
- 对齐处理：不同位宽运算时的部分积对齐方式
在实际芯片设计中，乘法器往往需要支持多种位宽模式（如16位×16位、32位×32位等），这时压缩网络的设计会更加复杂，需要综合考虑各种使用场景。
7. 实际应用中的经验技巧
经过多个项目的实践验证，我们总结出以下有价值的经验：
-
RTL编码技巧：
- 使用generate语句实现规则的压缩网络
- 为每个压缩阶段添加清晰的注释
- 将符号处理逻辑模块化，便于重用和验证
-
验证加速方法：
- 构建黄金模型作为参考
- 自动化测试框架的搭建
- 使用覆盖率导向的验证策略
-
物理实现考虑：
- 压缩网络的布局规划
- 关键路径的时序优化
- 功耗分析和管理
-
调试技巧：
- 添加可观测性设计（如压缩中间结果输出）
- 分阶段验证（先验证部分积生成，再验证压缩网络）
- 使用波形对比工具快速定位差异点
在最近的一个NPU芯片项目中，我们采用本文的压缩方案实现了16位定点乘法器，主频达到1.2GHz，面积仅为等效串联乘法器的65%。关键是通过合理的压缩网络布局和符号位优化，在保证精度的同时提高了运算效率。