1. 项目概述
在Zynq SoC平台上实现AXI_LITE总线封装PL逻辑来模拟SPI从设备W25Q16的行为，这个实验堪称Zynq混合架构开发的经典案例。作为Xilinx Zynq系列开发的核心技能之一，SPI总线通信在嵌入式存储控制、传感器数据采集等场景中应用广泛。通过AXI_LITE接口将PL侧逻辑挂载到PS的地址空间，开发者可以像操作内存一样控制自定义外设，这种设计模式在工业控制、通信设备等领域具有极高的实用价值。
W25Q16作为Winbond公司的16Mbit SPI Flash存储器，其指令集和时序特性代表了大多数SPI存储设备的典型行为。在本次实验中，我们不仅需要精确模拟其响应时序，还要通过AXI_LITE寄存器实现完整的控制链路。这种软硬件协同设计方法，正是Zynq平台区别于传统MCU的最大优势所在。
2. 硬件架构设计
2.1 Zynq PS-PL交互机制
Zynq-7000系列SoC的PS与PL通过多种总线接口相连，其中AXI_LITE是最基础的交互协议。与AXI4-Full相比，AXI_LITE简化了突发传输和缓存一致性等复杂特性，特别适合寄存器级的数据交换。在我们的设计中：
- PS作为主设备通过M_AXI_GP端口发起事务
- PL侧实现从设备接口响应读写请求
- 32位数据宽度匹配Cortex-A9处理器的原生总线位宽
- 4KB地址空间划分足够容纳控制寄存器组
关键提示：Vivado中配置Zynq IP时，务必在"PS-PL Configuration"中启用对应的GP端口，并注意时钟域交叉问题。
2.2 SPI从设备逻辑设计要点
模拟W25Q16需要严格遵循其 datasheet 定义的时序规范：
- 指令解码：识别0x03(读)、0x02(写)、0x05(读状态)等标准指令
- 地址处理：24位地址空间对应2MB存储容量
- 数据相位：在SCK上升沿采样MOSI，下降沿更新MISO
- 状态机设计：
- IDLE：等待片选信号拉低
- CMD：接收指令字节
- ADDR：接收3字节地址
- DATA：根据指令进行读/写操作
verilog复制// 示例状态机片段
always @(posedge spi_clk or posedge spi_csn) begin
if(spi_csn) begin
state <= IDLE;
end else begin
case(state)
IDLE: if(!spi_csn) state <= CMD;
CMD: begin
cmd <= spi_mosi_shift;
state <= ADDR;
addr_cnt <= 0;
end
ADDR: if(addr_cnt==2) state <= DATA;
// ...其他状态转移
endcase
end
end
2.3 AXI_LITE寄存器映射设计
寄存器组需要实现以下功能：
| 寄存器偏移 | 功能描述 | 访问属性 |
|---|---|---|
| 0x00 | 控制寄存器(启动/复位) | RW |
| 0x04 | 状态寄存器(忙/错误标志) | RO |
| 0x08 | 发送数据寄存器 | WO |
| 0x0C | 接收数据寄存器 | RO |
| 0x10 | 时钟分频系数 | RW |
AXI_LITE接口的关键信号包括：
- AWADDR/ARADDR：地址通道
- WDATA：写数据
- RDATA：读数据
- WVALID/WREADY：写握手
- RVALID/RREADY：读握手
3. 软件驱动实现
3.1 Vitis开发环境配置
- 导出硬件平台(XSA文件)时勾选"Include bitstream"
- 创建应用工程时选择"Empty Application"
- 在BSP设置中启用xilffs库(如需文件系统支持)
- 配置编译器优化级别为-O2平衡性能与代码大小
3.2 寄存器操作基础函数
c复制// AXI_LITE基地址定义
#define SPI_CTRL_BASE 0x43C00000
// 寄存器读写宏
#define REG_WRITE(addr, val) (*(volatile uint32_t*)(addr) = (val))
#define REG_READ(addr) (*(volatile uint32_t*)(addr))
void spi_ctrl_start(void) {
REG_WRITE(SPI_CTRL_BASE, 0x1);
while(REG_READ(SPI_CTRL_BASE+0x4) & 0x1); // 等待就绪
}
3.3 W25Q16指令集实现
主要操作函数包括：
- 读数据：
c复制void w25q16_read(uint32_t addr, uint8_t *buf, uint32_t len) {
REG_WRITE(SPI_CTRL_BASE+0x8, 0x03); // 发送读指令
// 发送地址(大端序)
REG_WRITE(SPI_CTRL_BASE+0x8, (addr>>16)&0xFF);
REG_WRITE(SPI_CTRL_BASE+0x8, (addr>>8)&0xFF);
REG_WRITE(SPI_CTRL_BASE+0x8, addr&0xFF);
for(int i=0; i<len; i++) {
REG_WRITE(SPI_CTRL_BASE+0x8, 0xFF); // 触发接收
buf[i] = REG_READ(SPI_CTRL_BASE+0xC);
}
}
- 写使能/禁止：
c复制void w25q16_write_enable(void) {
REG_WRITE(SPI_CTRL_BASE+0x8, 0x06);
usleep(10);
}
void w25q16_write_disable(void) {
REG_WRITE(SPI_CTRL_BASE+0x8, 0x04);
usleep(10);
}
4. 调试与性能优化
4.1 常见问题排查
-
SPI无响应：
- 检查PL时钟是否正常(ILA抓取spi_clk)
- 验证AXI_LITE地址映射是否正确
- 确认片选信号极性设置
-
数据错位：
- 检查CPOL/CPHA相位配置
- 验证字节序处理逻辑
- 采样时序是否满足建立保持时间
-
传输性能低：
- 适当降低AXI_LITE时钟分频
- 使用DMA代替轮询(升级到AXI4-Full)
- 增加PL端缓冲区深度
4.2 时序收敛技巧
- 跨时钟域处理：
verilog复制// AXI时钟域到SPI时钟域的信号同步
reg [1:0] spi_start_sync;
always @(posedge spi_clk) begin
spi_start_sync <= {spi_start_sync[0], axi_start};
end
wire spi_start_pos = !spi_start_sync[1] & spi_start_sync[0];
- 时序约束示例：
tcl复制# XDC约束文件关键内容
set_property -dict {PACKAGE_PIN F14 IOSTANDARD LVCMOS33} [get_ports spi_clk]
create_clock -period 20.000 -name spi_clk [get_ports spi_clk]
set_input_delay -clock spi_clk 2.000 [get_ports spi_mosi]
set_output_delay -clock spi_clk 1.000 [get_ports spi_miso]
5. 扩展应用场景
5.1 多从设备管理
通过PL逻辑扩展，可以模拟多个SPI设备：
- 片选信号解码逻辑
verilog复制assign dev1_csn = spi_csn[0];
assign dev2_csn = spi_csn[1];
- AXI_LITE寄存器扩展：
- 增加设备选择寄存器
- 各设备独立的状态/数据寄存器
5.2 与文件系统集成
在Vitis中使用FatFs库管理Flash存储：
- 实现diskio.c底层驱动：
c复制DRESULT disk_read(BYTE pdrv, BYTE *buff, LBA_t sector, UINT count) {
w25q16_read(sector*512, buff, count*512);
return RES_OK;
}
- 格式化与挂载：
c复制f_mkfs("0:", FM_FAT32, 0, work, sizeof(work));
f_mount(&fs, "0:", 1);
5.3 性能监控接口
通过AXI_LITE暴露性能计数器：
- PL侧添加统计逻辑：
- 传输字节计数
- 错误计数
- 最大延迟周期
- 软件读取分析：
c复制uint32_t tx_bytes = REG_READ(PERF_BASE+0x00);
uint32_t err_cnt = REG_READ(PERF_BASE+0x04);
在实际项目中，这种AXI_LITE封装PL逻辑的方法已被证明能显著提高系统灵活性。我曾在一个工业传感器项目中采用类似架构，将原本需要复杂FPGA逻辑实现的协议转换功能，通过可编程逻辑配合处理器驱动的方式实现，开发周期缩短了40%。关键是要确保PL逻辑的时序余量足够，特别是在高温等严苛环境下，建议至少保留15%的时序裕度。