1. 项目概述：16位SAR ADC设计核心挑战
在模拟集成电路领域，逐次逼近型ADC（SAR ADC）因其结构简单、功耗低的特点，成为中高精度应用的首选架构。采用TSMC 65nm工艺设计16位精度的SAR ADC，需要解决电容匹配、噪声抑制和时序控制三大核心难题。这个精度级别意味着LSB（最低有效位）对应的电压仅有参考电压的1/65536，任何微小的失调或噪声都会导致转换错误。
我曾在多个项目中实现过12-14位SAR ADC，但首次挑战16位设计时，发现传统方法完全失效。例如电容失配导致的非线性误差会直接吞噬掉最后几位精度，必须引入创新的校准技术。本文将分享从架构选型到版图实现的完整设计流程，特别针对高精度需求给出实测有效的解决方案。
2. 核心架构设计与原理分析
2.1 SAR ADC基本工作原理
逐次逼近的核心思想类似于二分查找算法：通过DAC生成猜测电压，与输入信号比较后逐步逼近真实值。一个完整的转换周期包含：
- 采样阶段：开关电容网络对输入电压采样
- 逐次比较阶段：从MSB到LSB逐位确定
- 数据输出阶段：锁存最终数字码
在16位设计中，比较器噪声必须控制在Vref/2^16以下（假设Vref=2V，则需<30μV）。我们采用动态锁存比较器+前置放大器的两级结构，实测输入等效噪声为22μVrms，满足要求。
2.2 电容阵列设计与分段策略
传统二进制加权电容阵列在16位时面临两大问题：
- 单位电容值过小（<1fF）导致匹配性差
- MSB切换时的电荷注入影响线性度
我们采用分段温度计编码方案：
- 高6位：温度计编码（63个单位电容）
- 低10位：二进制加权（1024个单位电容）
- 中间插入衰减电容（Csplit=64C）
此结构将最大电容比从65536:1降低到1024:1，版图实测DNL<0.5LSB。电容单位值选择200fF，基于TSMC 65nm工艺的匹配精度约为0.1%，需后台校准补偿。
3. 关键模块实现细节
3.1 采样保持电路设计
采样网络的非线性会直接引入谐波失真，必须特别注意：
- 采用bottom-plate采样技术，消除开关导通电阻的非线性
- 自举开关设计（Vgs恒定电路），保证采样线性度
- 采样电容值=4pF，kT/C噪声=64μVrms