1. 项目概述：10bit高速SAR ADC的设计挑战与SMIC 180nm工艺适配
在混合信号集成电路设计中，逐次逼近型模数转换器(SAR ADC)因其结构简单、功耗低的特点，成为中高精度应用的理想选择。这次我们要探讨的是基于SMIC 180nm工艺的10bit高速SAR ADC设计，这个规格在当前物联网设备、便携式医疗仪器和工业传感器等领域有着广泛需求。
选择180nm工艺节点是个有趣的平衡点——它足够成熟以保证良率，又具备实现10bit精度所需的器件匹配特性。实测表明，这个工艺下的多晶硅电阻匹配精度约0.1%，NMOS阈值电压匹配约3mV·μm，这些参数直接影响着DAC阵列的线性度。而10bit分辨率对DNL的要求是±0.5LSB，意味着电容匹配误差必须控制在0.05%以内。
2. 核心架构设计与工作原理
2.1 SAR ADC的基本工作流程
典型的SAR ADC包含五个关键模块：采样保持电路(S/H)、比较器、SAR逻辑控制器、数模转换器(DAC)和时钟发生器。其工作流程就像一场精密的"猜数字"游戏：
- 采样阶段：输入信号通过开关电容网络被采集到DAC阵列
- 首次比较：DAC输出Vref/2与输入比较，确定MSB
- 逐次逼近：根据前次结果调整DAC输出，依次确定各bit位
- 转换完成：10次比较后，SAR寄存器输出最终数字码
对于100MS/s的转换速率，每个bit决策时间必须控制在5ns以内（考虑时钟裕量），这对比较器的响应速度和DAC的建立时间提出了严苛要求。
2.2 电容阵列DAC的优化设计
我们采用分段电容阵列结构（5+5分段）来平衡面积与速度：
code复制MSB段：32C-16C-8C-4C-2C
LSB段：C-C-C-C-C
单位电容C=20fF（基于kT/C噪声计算）
这种结构相比二进制权重阵列可节省约60%的面积。关键技巧在于：
- 采用中心对称布局减小梯度误差
- 添加dummy电容抵消边缘效应
- 使用金属-绝缘层-金属(MIM)电容保证匹配度
注意：电容底部板应接固定电位以减小非线性，采样时上极板接输入信号
3. 关键模块电路实现
3.1 动态比较器设计
采用两级动态锁存比较器架构：
code复制第一级：预放大器（增益≈10）
第二级：强正反馈锁存