爱军习武1. 项目概述
在移动通信领域，GSM标准的语音编解码器（Vocoder）是数字信号处理（DSP）的典型应用场景。传统基于通用处理器的软件实现方式往往面临实时性不足和功耗过高的问题。我们团队设计了一款专用于GSM语音编解码的16位定点DSP核心，通过FPGA实现硬件加速，显著提升了处理效率。
这个设计的核心创新点在于：
- 针对GSM标准中的RPE-LTP（全速率）和VSELP（半速率）算法特点，定制了专用硬件架构
- 采用深度流水线和选择性并行计算策略，在资源消耗和性能之间取得平衡
- 所有基础运算单元都经过FPGA底层优化，时钟频率达到36.36MHz
- 单帧语音处理时间控制在8.24ms以内，完全满足GSM标准的20ms实时性要求
提示：在FPGA上实现DSP核心时，算法特性与硬件架构的匹配度直接影响最终性能。我们的设计特别关注了VSELP算法中大量出现的乘累加（L_mac）运算，为其设计了专用优化方案。
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2. 核心架构设计
2.1 整体结构
我们的DSP核心采用哈佛架构，将存储器与运算单元分离以提升数据吞吐率。如图1所示，系统主要分为两大模块：
存储器部分
- 地址生成单元：包含21个8/10位可编程计数器
- 数据存储器：9个独立RAM bank（8个256x16bit + 1个1Kx16bit）
- 系数存储器：专用ROM（256x16bit + 8Kx16bit）
运算部分
- 寄存器组：4类专用寄存器（功能单元输出、多路选择器输入、中间结果、递归运算）
- 功能单元：18种硬件实现的基元运算（如表1所示）
- 互连网络：多级多路选择器实现灵活数据通路
2.2 关键设计决策
流水线深度选择
我们采用两级流水线设计：
- 选择阶段：加载功能单元输入寄存器（约27.5ns）
- 执行阶段：功能单元计算并存储结果（约27.5ns）
这种设计特别针对VSELP算法中92%的L_mac运算都是递归运算（aₙ = aₙ₋₁ + b×c）的特点。通过将加法器输出直接反馈到输入寄存器，实现了单周期递归运算。
并行度控制
考虑到算法并行度和FPGA资源限制，我们采用选择性并行策略：
- 关键路径单元（如L_mult）实现完全并行
- 低频使用单元（如norm_l）共享硬件资源